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  • 基于CPLD的線陣CCD驅動電路設計圖解
    • 發布時間:2022-02-16 18:29:22
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    基于CPLD的線陣CCD驅動電路設計圖解
    隨著半導體微電子技術的迅猛發展,如何實現高精度的運動裝置角度和位移測量,一直是系統或設備設計中需要解決的關鍵技術之一。如今,各種新型器件不斷涌現,其中線陣CCD( Charge Coupled Devices) 電荷耦合器件因其所具有的高精度、無接觸、高可靠性等優點,應用越來越廣泛。本文介紹了采用MAXⅡ器件的EPM240T100C5N 為控制,以TCD1500C為例,設計了基CPLD的線陣CCD驅動電路,完成了硬件電路的原理圖的設計,并實現了軟件調試。
    1.總體方案設計
    線陣CCD一般不能直接在測量裝置中使用,因此CCD驅動信號的產生及輸出信號的處理是設計高精度、高可靠性和高性價比線陣CCD驅動模塊的關鍵。傳統驅動CCD的設計方法使CCD的工作頻率較慢,信號輸出噪聲增大,不利于提高信噪比,不能應用于要求快速測量的場合。而用可編程邏輯器件CPLD進行驅動,則可提高脈沖信號相位關系的精度,以及提供給CCD驅動脈沖信號的頻率,而且調試容易、靈活性高。目前,在工業技術中,多采用基于CPLD的驅動電路實現線陣CCD的驅動。系統框圖如圖1所示。
    CCD驅動電路
    圖1 CCD驅動電路
    2.硬件設計
    2.1CPLD的硬件電路的設計
    以CPLD( Complex Programmable Logic Device) 器件為,設計線陣CCD的驅動電路。然后在其基礎上擴展,選擇其他元器件,設計出與其相配套的電路部分,經調試后組成硬件系統。CPLD的電路由5 部分組成,有源晶振向EPM240T100C5N 的U1A 的IO/GCLK0口輸入時鐘脈沖CLK0,提供了CPLD工作的時鐘脈沖,因為時序邏輯的需要。U1C從JTAG端口中程序,U1B的52、54、56、58口輸出脈沖信號。U1D管腳接3. 3V 電壓,U1E管腳接地。電路原理如圖2 所示。
    CCD驅動電路
    圖2 CPLD電路原理圖
    2.2DC/DC模塊的設計
    為得到CPLD所需的電壓,外接電源需要經過DC/DC模塊進行轉換。為進一步減少輸出紋波,可在輸入輸出端連接一個LC濾波網絡,電路原理如圖3所示。
    CCD驅動電路
    圖3 DC/DC模塊電路原理圖
    2.3穩壓模塊的電路設計
    由DC/DC模塊轉換的直流電壓,經過一個R11電阻和一個發光二極管接地,發光二極管指示燈,然后從AMS芯片的Vin端輸入,進入到芯片的內部,經過一系列的計算,從Vout輸出3.3V電壓,GND端端口接地。為消除交流電的紋波,電路采用電容濾波,分別用0.1μF的極性電容和10μF的非極性電容組成一個電容濾波網絡。電路原理如圖4所示。
    CCD驅動電路
    圖4 穩壓模塊電路原理
    2.4CCD電路設計
    CCD電路采用TCD1500C,它是一個高靈敏度、低暗流、5340像元的線陣圖像傳感器。其像敏單元大小是7μm×7μm×7μm,相鄰像元中心距7μm,像元總長37.38mm。該傳感器可用于傳真、圖像掃描和OCR.TCD1500C的測量精度和分辨率都很高,并且只需4路驅動信號:SH、φ、RS、SP。電路原理如圖5所示。
    CCD驅動電路
    圖5 CCD模塊電路原理圖
    2.5電平轉換的電路設計
    由于CPLD輸出的驅動脈沖電壓為3.3V,而CCD工作所需的驅動脈沖為5V,所以需要在CPLD和CCD之間加入一個電平轉換電路。電路原理如圖6所示。
    CCD驅動電路
    圖6 電平轉換的電路原理圖
    3.軟件設計
    系統軟件采用Verilog HDL 硬件描述語言,按照模塊化的思路設計,將要完成的任務分成為多個模塊,每個模塊由一個或多個子函數完成。這樣能使設計思路清晰、移植性強,在調試軟件時容易發現和改正錯誤,降低了軟件調試的難度。程序中盡量減少子函數之間的相互嵌套調用,這樣可以減少任務之間的等待時間,提高系統處理任務的能力。主程序如圖7所示。
    CCD驅動電路
    圖7 主程序流程圖
    SH是一個光積分信號,SH信號的相鄰兩個脈沖之間的時間間隔代表了積分時間的長短。光積分時間為5416個RS周期,對系統時鐘進行光積分的分頻,實現了SH信號脈沖。在光積分階段,SH為低電平,它使存儲柵和模擬移位寄存器隔離,不會發生電荷轉移。時鐘脈沖φ為典型值0.5MHz時,占空比為50%,占空比是指高電平在一個周期內所占的時間比率。它是SH信號和占空比為50%的一個0.5MHz的脈沖信號疊加,所以0.5MHz的信號和SH信號通過一個或門,就可以實現φ信號;輸出復位脈沖RS為1MHz,占空比1∶3.此外,RS信號和SH、φ信號有一定的相位關系,通過一個移位寄存器移相,來實現RS脈沖信號。
    4.仿真實驗
    系統時鐘周期部分設置為1ns,正常工作時復位信號RS為高電平,然后對RS、φ、SH信號進行仿真,結果如圖8所示。
    CCD驅動電路
    圖8 QuartusⅡ仿真效果圖
    結論
    以上就是基于CPLD的線陣CCD驅動電路設計介紹了。本設計主要是以CPLD為驅動中心,減少了以往驅動電路的電路體積大、設計復雜、調試困難等缺點,增加了系統的穩定性、可靠性,集成度高且抗干擾能力強。通過對硬件和軟件大量的模擬實驗表明,文中所設計的線陣CCD驅動脈沖信號能夠滿足CCD工作所需的基本功能,達到了設計要求。
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